25 990 ₽
Описание курса
Этот курс для инженеров по дизайну и верификации, которым необходимо разобраться как выявлять проблемы, связанные с асинхронным положением тактовых сигналов. В курсе раскрывается необходимая методология для запуска структурного анализа выявления потенциальных проблем с синхронизацией между тактовыми доменами, динамической проверке с помощью «assertion». Как выполнять моделирование эффекта метастабильности при симуляции, чтобы найти ошибки при переходе между тактовыми доменами.
Продолжительность
1 день
По завершении курса будете знать, как
• Разработать методологию верификации CDC
• Использовать статический анализ, чтобы убедиться, что синхронизаторы существуют и правильно подключены на границе тактового домена.
• Компилировать и анализировать RTL дизайны на Verilog и VHDL
• Использовать графическую среду отладки CDC
• Использовать автоматически сгенерированные «assertions», чтобы убедиться, что сигналы передаются по правильному протоколу.
• Компилировать и запускать «assertions» при моделировании
• Отлаживать ошибки при симуляции
• Видеть покрытие CDC
• Добавлять эффекты метастабильности в моделирование
• Отлаживать ошибки при симуляции
• Видеть покрытие эффектов метастабильности
Лабораторные работы
• Статический анализ и отладка
• Проверка протокола с помощью «assertions»
• Моделирование эффекта метастабильности при симуляции
• Покрытие
Знания, необходимые для прохождения курса
• Базовые знания VHDL или Verilog
• Знакомство с HDL моделированием