77 990 ₽
Описание курса
Это интенсивный практический курс для инженеров по верификации, которые разрабатывают testbenches (испытательные стенды) на языке описания и верификации аппаратуры SystemVerilog, стандарт IEEE 1800-2012. Изучаются концепции объектно-ориентированного программирования, генерация ограниченных случайных тестовых воздействий и покрытие. Создаются мощные, универсальные тестбенчи, включающие генераторы входных воздействий, мониторы, табло, анализ функционального покрытия и интерфейсы. В заключение, в курсе дается обзор универсальной методологии верификации SystemVerilog (UVM).
В курсе раскрываются все аспекты, необходимые для курса по SystemVerilog UVM.Выполнение лабораторных работ дополняет лекционный материал.
Продолжительность
3 дня
По завершении курса будете знать
• Рекомендации по верификации
• Объектно-ориентированное программирование
• Генерацию ограниченных случайных тестовых воздействий
• Функциональное покрытие
• Интерфейсы для подключения испытательного стенда к дизайну
• Синхронизацию и взаимодействие процессов
• Новые типы данных: динамические массивы, ассоциативные массивы, очереди
• Новые конструкции процедурных блоков и функции
• Обзор универсальной методологии верификации (UVM)
Лабораторные работы
В процессе обучения выполняются лабораторные работы на QuestaSim по каждой теме занятий, которые дополняют лекционный материал. Практические задания включают:
• Использование типа данных с двумя значениями для верификации
• Модель и верификация однопортовой памяти SRAM
• Модель и верификация стека инструкций
• Модель и верификация шины интерфейса master/slave
• Верификация дизайна используя тестовые вектора
• Создание простого объектно-ориентированного тестбенча
• Создание расширенного объектно-ориентированного тестбенча
• Создание табло используя динамические массивы
• Использование «почтовых ящиков» для верификации
• Использование ограниченных случайных тестовых значений
• Использование покрытия с ограниченными случайными тестами