ModelSim / Questa Core: Расширенный курс

Записаться на обучение

Описание курса

Расширенный курс ModelSim / Questa Core: научит извлекать выгоду из обширных возможностей ModelSim / Questa Core для эффективного и результативного анализа и отладки цифровых HDL дизайнов. Используя различные функции и методы ModelSim / Questa Core, узнаете, как создавать более мощные тестбенчи, более надежные модели для тестируемых устройств и повышать уверенность в точности и полноте моделирования.

Продолжительность

2 дня

По завершении курса будете знать, как

Использовать расширенные концепции и методы отладки
Разрешать сложные проблемы дизайна
Пользоваться преимуществами расширенных «cross-window» возможностей, поддерживающих отладку
Управлять проектами и средой ModelSim с помощью Tcl/Tk
Настраивать мониторы и компараторы дизайна с использованием Tcl/Tk
Определять «Покрытие кода» для сценариев верификации
Использовать ModelSim в режимах отладки и высокой производительности
Использовать профайлер памяти и статистики для поиска узких мест в коде
Использовать «Virtual Objects» для изучения тестируемых дизайнов DUT.
Выполнять расширенное зондирование дизайна с помощью инструмента «Signal Spy»
Создавать и сравнивать несколько наборов данных
Использовать расширенные функции сравнения сигналов
Визуализировать и отлаживать конечные автоматы с помощью FSM Viewer
Использовать ModelSim для моделирования Verilog, SystemVerilog, SystemC и VHDL проектов.
Анализировать и улучшать дизайн и производительность конечного продукта на уровнях от высокоуровневого абстрактного описания дизайна до реализации на уровне вентилей.
Отлаживать несколько типов конкретных ошибок проектирования

Лабораторные работы

Выполнение лабораторных работ дает практический опыт использования ModelSim / Questa Core. Темы практических упражнений включают:
Моделирование с помощью Tcl команд и скриптов
Использование Tcl/Tk для настройки ModelSim / Questa Core
Моделирование с Покрытием кода и анализ результатов
Использование ModelSim в режимах отладки и высокого быстродействия
Использование статистического профайлера для анализа тестбенча и узких мест дизайна
Использование инструмента Signal Spy для зондирования смешанного HDL дизайна
Сравнение временных форм
Выполнение временного моделирования на уровне вентилей
Выполнение моделирования с Verilog PLI и SystemVerilog DPI
Выполнение отслеживания причинности
Отладка ошибок предела итерации
Отладка логических ошибок
Отладка логического неизвестного значения Х с помощью окна Dataflow

Знания, необходимые для прохождения курса

Для прохождения данного курса необходимо знать VHDL или Verilog и иметь начальные навыки работы с ModelSim / Questa Core или пройти курс ModelSim / Questa Core: HDL моделирование.

Связанные курсы

ModelSim / Questa Core: HDL моделирование
Верификация пересечения тактового домена в Questa