25 990 ₽
Описание курса
В курсе HDL моделирование изучается эффективное использование ModelSim / Questa для проверки VHDL, Verilog, SystemVerilog и смешанных HDL дизайнов. Показывается, как ModelSim / Questa Core поддерживает поведенческое HDL моделирование и некоторые базовые концепции в маршруте цифрового проектирования. Практические лабораторные занятия закрепят лекционный материал и предоставят обширный опыт использования инструментов.
Все темы, рассматриваемые в курсе, являются стандартными функциями ModelSim SE и Questa Core.
Продолжительность
1 день
По завершении курса будете знать, как
• Вызывать программу ModelSim / Questa Core
• Подготавливать VHDL и Verilog данные для использования ModelSim / Questa Core
• Создавать и использовать библиотеки дизайна
• Использовать команды ModelSim / Questa Core для запуска моделирования
• Создавать простой скрипт моделирования
• Использовать ModelSim / Questa Core в консольном режиме
• Использовать графический пользовательский интерфейс ModelSim / Questa Core
• Создавать проект ModelSim / Questa Core
• Моделировать VHDL или Verilog дизайн
• Моделировать смешанные дизайны
Лабораторные работы
Выполнение лабораторных работ дает практический опыт использования ModelSim / Questa Core. Темы практических упражнений включают:
• Ознакомление с графическим пользовательским интерфейсом ModelSim / Questa Core
• Вызов и использование базовых команд моделирования
• Создание базового скрипта моделирования
• Создание библиотеки данный и моделирование VHDL и Verilog дизайнов
• Обнаружение ловушек Verilog
• Создание VHDL проекта
• Детектирование и исправление ошибки в VHDL дизайне
• Создание и моделирование смешанных VHDL/Verilog дизайнов
Знания, необходимые для прохождения курса
• Базовые знания VHDL или Verilog
• Знакомство с принципами цифрового дизайна
Связанные курсы
Верификация пересечения тактового домена в Questa