Описание курса

Данный однодневный курс представляет собой базовое введение в язык VHDL, его применение при проектировании на программируемой логике. Изучаются базовые конструкции, используемые как при моделировании, так и при синтезе. На занятиях получите представление о языке VHDL, которое позволит начать создание собственных проектов с использованием как поведенческого, так и структурного подходов. В процессе лабораторных работ сможете закрепить полученные знания, создавая хоть и простые, но реальные проекты. Сможете проверить свои разработки, скомпилировав их в среде Quartus и промоделировав в ModelSim.

Уровень сложности

Легкий

Продолжительность

1 день

По завершении курса сможете

Реализовывать базовые конструкции VHDL
Использовать объекты дизайна VHDL: entity, architecture, configuration и package
Создавать на VHDL поведенческие и структурные модели

Необходимые навыки

Навыки в разработке цифровой логики
Желательно иметь представление о процессе симуляции
Желательно знание какого-либо языка программирования (например, "C")
Никаких знаний по VHDL и Quartus не требуется

Структура курса

Основы VHDL
Элементы дизайна VHDL
Основы моделирования:
- Константы
- Сигналы
- Присвоение сигналов
- Операторы
Упражнение 1: Создание 16-ти разрядного сумматора и умножителя 4х4. Синтез. Верификация
- Процессы
- Переменные
- Конструкции условия
Упражнение 2: Создание 4-х разрядного мультиплексора 2:1 и комбинаторного сдвига влево на 0, 4 и 8 бит. Синтез. Верификация
Упражнение 3: Создание контроллера 7-и сегментного индикатора. Синтез. Верификация
- Подпрограммы
- Типы
VHDL и синтез логики
Упражнение 4: Создание 16-ти разрядного регистра с синхронным управлением. Создание 2-х разрядного счетчика с асинхронным управлением. Синтез. Верификация
Применение моделей
Создание иерархического дизайна
Упражнение 5: Создание конечного автомата. Синтез. Верификация