25 990 ₽
Описание курса
Данный курс включает в себя базовое введение в язык Verilog и его применение при проектировании на программируемой логике, в том числе изучение базовых конструкций, используемых как при моделировании, так и синтезе. На занятиях дается представление о модуле Verilog, типах данных, операторах и конструкции assign, необходимых для того, чтобы начать создание собственных проектов с использованием как поведенческого, так и структурного подходов. В процессе выполнения лабораторных работ сможете закрепить полученные знания, создавая хоть и простые, но реальные проекты. Сможете проверить свои разработки, скомпилировав их в среде проектирования Quartus и промоделировав в ModelSim.
Уровень сложности
Легкий
Продолжительность
1 день
По завершении курса сможете
• Создавать базовый модуль Verilog
• Знать разницу между моделированием и синтезом
• Знать типы данных и операторы Verilog и уметь их осознанно применять
• Создавать аппаратную модель и выполнять ее тестирование с использованием поведенческого кода
• Создавать аппаратную модель и выполнять ее тестирование с использованием структурного кода
Необходимые знания и навыки
• Навыки в разработке цифровой логики
• Желательно иметь представление о процессе моделирования
• Желательно знание какого-либо языка программирования (например, "C")
• Никаких знаний по HDL и Quartus не требуется
Структура курса
• Обзор Verilog
• Базовые структуры модели на Verilog
• Компоненты модуля Verilog:
– Порты
– Типы данных
– Присвоение значений
– Числа и операторы
• Поведенческое моделирование
• Непрерывное присвоение assign
• Упражнение 1: Создание 16-ти разрядного сумматора и умножителя 4х4. Синтез. Верификация
• Процедурные блоки initial и always
• Упражнение 2: Создание 4-х разрядного мультиплексора 2:1 и комбинаторного сдвига влево на 0, 4 и 8 бит.
• Синтез. Верификация
• Упражнение 3: Создание контроллера 7-и сегментного индикатора. Синтез. Верификация
• Подпрограммы task/function
• RTL процессы
• Структурное моделирование
• Упражнение 5: Создание конечного автомата. Синтез. Верификация
• Директивы компилятора и системные task
• Примитивы определенные пользователем
• Временные спецификации
По завершении данного курса рекомендуется освоить следующие курсы
Расширенный курс по технике проектирования на Verilog HDL