25 990 ₽
Описание курса
Курс построен на базовых знаниях временных ограничений Synopsys Design Constraint (SDC). Более глубоко рассматриваются временные исключения. На занятиях изучается, как использовать временные ограничения для более сложных интерфейсов, таких как source synchronous single-data rate (SDR), double-data rate (DDR) и LVDS, а также в системах с обратной связью по тактам и данным. Показывается, каким образом записываются временные ограничения непосредственно в SDC файл, вместо того чтобы использовать GUI, а затем дополнять файл ограничений с помощью конструкций TCL. Кроме того, выполняется временной анализ с помощью скриптов TCL.
Уровень сложности
Сложный
Продолжительность
1 день
По завершении курса сможете
• Записывать файл скриптов Tcl для автоматизации задания ограничений и анализа проектов FPGA
• Применять временные исключения для реального проекта
• Корректно задавать ограничения и выполнять анализ проектов при использовании: интерфейсов, синхронизированных с источником сигнала, внешней обратной связи, высокоскоростных интерфейсов, построенных на аппаратных блоках SERDES
Необходимые навыки
Прохождение курса «Среда проектирования Intel Quartus Prime: Временной анализ и временной анализатор», либо практические навыки работы с TimeQuest и знание базовых команд SDC.
Структура курса
Обзор SDC
• Команды доступа к элементам нетлиста
• Ограничения на тактовые сигналы
• Ограничения на входные выходные пути
• Временные исключения
Временной анализ и Tcl
• Использование Tcl во временном анализе
• Примеры SDC и Tcl
Временные исключения
• Определение временных соотношений при multicycle path
• Приоритеты исключений
• Исключение multicycle связанное с Clock enable
• Упражнение 1: Ограничение Multicycle связанное с Clock enable
Анализ интерфейса Source Synchronous
• Обзор интерфейсов Source synchronous
• Режим SDR:
– Ограничения на входные интерфейсы
– Ограничения на выходные интерфейсы
– Анализ
– Упражнение 2: Интерфейс Source Synchronous в режиме SDR
• Режим DDR:
– Ограничения на входные интерфейсы
– Ограничения на выходные интерфейсы
– Анализ
– Упражнение 3: Интерфейс Source Synchronous в режиме DDR
Схемы с обратной связью
• Обратная связь по тактовой частоте
• Обратная связь по данным
Временной анализ LVDS
• Передатчик
• Режим приемника Non-DPA (динамическая подстройка фазы)
• Режимы приемника DPA:
– Режим DPA
– Режим Soft-CDR mode (восстановление тактовой частоты и данных)
– Упражнение 3: Наложение ограничений на схему с обратной связью и/или временной анализ LVDS