25 990 ₽
Описание курса
Одной из самых значительных и наиболее неблагодарных проблем проектирования FPGA являются временные ограничения. Нередки случаи, когда при анализе временных характеристик FPGA проекта обнаруживается, что один или несколько временных отчетов демонстрируют некорректность временных характеристик. Как это можно скорректировать? Ответ, как правило, не очевиден. Данный курс рассматривает техники, используемые для достижения временных параметров. Предлагаемые примеры содержат тщательный анализ дизайна на предмет временных ошибок, настройки установок в соответствии с рекомендациями, выбора корректного источника тактовой частоты и написания HDL кода для обеспечения оптимального быстродействия.
Уровень сложности
Сложный
Продолжительность
1 день
По завершении курса сможете
• Использовать наилучшие практики для достижения временных параметров FPGA проекта в Intel Quartus Prime Pro
• Анализировать временной отчет, сгенерированный Timing Analizer, в качестве стартовой точки для достижения временных параметров
• Использовать инструменты, поддерживаемые средой проектирования Intel Quartus Prime Pro, для обеспечения временных параметров
• Уметь правильно выбирать установки/назначения для обеспечения наилучших характеристик
• Уметь идентифицировать большинство временных ошибок и знать, как их устранять
Необходимые навыки
• Практические навыки работы со средой проектирования Quartus Prime Pro
• Практические навыки работы с временными ограничениями Synopsys Design Constraints (SDC) и временным анализатором Timing Analyzer
Курсы, которые рекомендуется освоить предварительно
• Среда проектирования Intel Quartus Prime: Временной анализ и временной анализатор
• Среда проектирования Intel Quartus Prime: Основы проектирования